雙脈沖測試 (Double Pulse Test ，DPT) 采用不同的設置來分析SiC和IGBT模塊的開關特性。如表1所示，對于直流鏈路環路電感影響分析，可在直流鏈路電容和模塊之間添加母線來進行。對于柵極環路電感影響分析，如表10所示，在柵極驅動板和模塊之間添加外部插座或電線。為了研究模塊的開關特性，本次測試使用 900V、1.7mQ EliteSiC Power功率模塊 (NVXR17S90M2SPC)和 750V Field Stop 4 VE－Trac Direct模塊 (NVH950S75L4SPB) 作為待測器件(DUT)。

圖 1. 雙脈沖測試設置

表1.直流鏈路環路電感測試設置

本節分析不同直流鏈路電感對IGBT開關特性的影響。針對NVH950S75L4SPB模塊，按照如下條件進行雙脈沖測試。

表 1 列出了三種不同直流鏈路環路電感的配置，分析直流鏈路環路電感的影響。

圖 2顯示了在IGBT導通期間，不同的直流鏈路環路電感設置下的波形比較。總結出特性如表2所示。環路電感設置越高，感應電壓 V_CE 壓降越高，導通 di/dt 越慢。因此，較高的環路電感可降低導通損耗，因為損耗是 V_CE 和 I_C 隨時間變化的積分。

就二極管而言，在反向恢復峰值電流(I_rrm)之后，較高的環路電感會影響二極管峰值電壓過沖。所以，采用較高的環路電感配置時，由于硬反向恢復特性導致的反向恢復損耗增大。因此，為了增強電磁兼容性（EMI），需要增加導通時的柵極電阻R_G(on)。

圖 2. IGBT導通波形與直流鏈路環路電感(L_S)的關系

表 2. IGBT導通特性對比直流鏈路環路電感總結

圖 3顯示了在IGBT關斷期間，不同的直流鏈路環路電感下的波形比較。總結出的特性如表3所示。環路電感設置越高，在關斷期間的 di/dt越慢，但由于雜散電感的影響，V_CE 峰值電壓會升高。因此，較高的環路電感會導致較高的關斷損耗，因為損耗是 V_CE 和 I_C 隨時間變化的積分。然而，在大電流驅動時，較高的VCE峰值電壓可能會超過V_CE電壓擊穿極限。因此，強烈建議增大關斷柵極電阻R_G(off)以抑制峰值電壓及振蕩現象。此外，嚴格遵循反向偏置安全工作區（RBSOA）是至關重要的系統設計因素，應當根據雜散電感和關斷速度來綜合考慮。

圖 3. IGBT關斷波形與直流鏈路環路電感(LS)的關系

表 3. 總結：IGBT關斷特性對比直流鏈路環路電感

較高的直流鏈路環路電感，會因為導通期間產生較高的V_CE壓降而導致 E_on降低。從系統層面考慮，當直流鏈路電感較低時，必須增加R_G(on)以達到相似的電磁干擾水平。

在IGBT的關斷過程中，直流鏈路環路電感對V_CE過沖電壓的影響尤為顯著，因為外部R_G(off)電阻對關斷階段的di/dt影響并不明顯。較高的V_CE電壓會導致反向偏置安全工作區（RBSOA）性能變差，因此需要根據直流鏈路環路電感來調整R_G(off)以優化性能。圖4展示了在IGBT導通階段，帶優化導通電阻R_G(on)的情況下，在不同直流鏈路環路電感設置下的對比波形。由于 V_F 峰值和振蕩在 MHz 范圍內，是主要的 EMI 噪聲源之一，因此對 R_G(on)進行調整，使其達到與初始 23 nH 測試設置相似的 V_F 電平。因此，帶有優化 R_G(on)的直流鏈路環路電感采用較高設置，會導致較高的導通損耗E_on和較慢的 di/dt。

圖 4.IGBT導通波形與帶優化電阻R_G(on)的直流鏈路環路電感的關系

表 4. 總結：IGBT導通特性與帶優化電阻R_G(on)的直流鏈路環路電感

圖 5 顯示了IGBT關斷情況下，帶優化關斷電阻R_G(off)的不同直流鏈路環路電感的對比波形。為了使V_CE過沖電平與初始的 23nH 設置類似，在較環路電感設置中使用了較高的R_G(off)。結果顯示，較高直流鏈路環路電感設置導致較高的E_off和較慢的 dV/dt。

圖 5. IGBT關斷波形與帶優化電阻R_G(off)的直流鏈路環路電感的關系

表 5. 總結：IGBT關斷特性與帶優化電阻R_G(off)的直流鏈路環路電感

本節分析不同直流鏈路電感對SiC MOSFET 開關特性的影響。對NVXR17S90M2SPC模塊進行雙脈沖測試條件如下：

圖6描述了不同直流鏈路環路電感在SiC MOSFET導通期間的對比波形，總結特性描述如表6。較高的環路電感設置，引起較高的感應電壓V_DS壓降和較慢的開啟速度di/dt。結果顯示，會導致較低的導通損耗，因為損耗是V_DS和I_D隨時間的積分。

就二極管而言，反向恢復峰值電流之后，較高的環路電感會影響二極管峰值電壓。結果顯示，較高的環路電感配置會影響有快速恢復的更高的反向恢復損耗。由于迅速恢復，增加R_G(on)可能需要與EMI兼容。此外，在SiC MOSFET的情況下，EMI兼容性比IGBT更關鍵，因為它具有更大的振蕩幅度和頻率，可作為噪聲源工作。

圖 6. SiC MOSFET導通波形與直流鏈路環路電感的關系

表 6. SiC MOSFET導通特性與直流鏈路環路電感的總結

圖 7描述了不同直流鏈路環路電感情況下，在SiC MOSFET關斷期間的對比波形，總結特性描述于下表7中。較高的環路電感設置顯示關斷期間di/dt 較慢，V_DS峰值較高是由于電感產生的電壓。結果顯示，較高的環路電感會導致較高的關斷損耗，因為損耗為 V_DS和I_D隨時間的積分。然而，在大電流驅動情況下，較高的V_DS峰值電壓可能會超過V_DS的電壓限制。因此強烈建議增加R_G(off)以抑制峰值電壓和振蕩。此外，應根據雜散電感和關斷速度考慮的重要系統設計因素，是遵循反向偏置安全工作區（RBSOA）和與 EMI 法規的兼容性。

圖 7.SiC MOSFET關斷波形與直流鏈路環路電感的關系

表 7. 總結：SiC MOSFET關斷特性與直流鏈路環路電感

較高的直流鏈路環路電感設置，在導通時通過較高的V_DS電壓降具有較低的 E_on。同時，從系統層面考慮，必須增加R_G(on)以補償V_SD電壓峰值/幅度和電磁干擾水平。此外，更高的V_DS過壓會導致RBSOA性能變差，因此需要根據 直流鏈路環路調整R_G(off)電感設置。圖8描述了帶優化R_G(on)的直流鏈路環路電感設置在SiC MOSFET導通期間的對比波形。調整R_G(on)，直到它具有與初始 23nH 測試設置相似的 V_SD 電平，因為V_SD峰值和振蕩是MHz范圍內重要的EMI噪聲源。因此，較高的直流鏈路環路電感設置顯示出較高的 E_on 和較慢的 di/dt。

圖 8. SiC MOSFET導通波形與帶優化電阻R_G(on)的直流鏈路環路電感的關系

表 8. SiC MOSFET導通特性與帶優化電阻R_G(on)的直流鏈路環路電感的總結

圖 9描述了帶優化柵極電阻R_G(off)的不同直流鏈路環路電感在SiC MOSFET關斷特性之間的對比波形。保留V_DS過沖電平類似于初始23nH設置，較高R_G(off)用于較高的環路電感設置。結果顯示，較高的直流鏈路環路電感設置顯示出較高的E_off和較慢的dV/dt。

圖 9. SiC MOSFET關斷波形與帶優化柵極電阻R_G(off)的直流鏈路環路電感的關系

表 9. SiC 關斷特性與直流鏈路環路電感的總結