近日，清華大學(xué)集成電路學(xué)院任天令教授團隊在小尺寸晶體管研究方面取得重要進展，首次實現(xiàn)了具有亞1納米柵極長度的晶體管，并具有良好的電學(xué)性能。

圖1 亞1納米柵長晶體管結(jié)構(gòu)示意圖

晶體管作為芯片的核心元器件，更小的柵極尺寸能讓芯片上集成更多的晶體管，并帶來性能的提升。Intel公司創(chuàng)始人之一的戈登·摩爾（Gordon Moore）在1965提出：”集成電路芯片上可容納的晶體管數(shù)目，每隔18-24個月便會增加一倍，微處理器的性能提高一倍，或價格下降一半。”這在集成電路領(lǐng)域被稱為”摩爾定律”。過去幾十年晶體管的柵極尺寸在摩爾定律的推動下不斷微縮，然而近年來，隨著晶體管的物理尺寸進入納米尺度，造成電子遷移率降低、漏電流增大、靜態(tài)功耗增大等短溝道效應(yīng)越來越嚴(yán)重，這使得新結(jié)構(gòu)和新材料的開發(fā)迫在眉睫。根據(jù)信息資源詞典系統(tǒng)（IRDS2021）報道，目前主流工業(yè)界晶體管的柵極尺寸在12nm以上，如何促進晶體管關(guān)鍵尺寸的進一步微縮，引起了業(yè)界研究人員的廣泛關(guān)注。

圖2 隨著摩爾定律的發(fā)展，晶體管柵長逐步微縮，實現(xiàn)亞1納米柵長的晶體管

學(xué)術(shù)界在極短柵長晶體管方面做出了探索。2012年，日本產(chǎn)業(yè)技術(shù)綜合研究所在國際電子器件大會（IEDM）報道了基于絕緣襯底上硅實現(xiàn)V形的平面無結(jié)型硅基晶體管，等效的物理柵長僅為3納米。2016年，美國的勞倫斯伯克利國家實驗室和斯坦福大學(xué)在《科學(xué)》（Science）期刊報道了基于金屬性碳納米管材料實現(xiàn)了物理柵長為1納米的平面硫化鉬晶體管。為進一步突破1納米以下柵長晶體管的瓶頸，該研究團隊巧妙利用石墨烯薄膜超薄的單原子層厚度和優(yōu)異的導(dǎo)電性能作為柵極，通過石墨烯側(cè)向電場來控制垂直的MoS2溝道的開關(guān)，從而實現(xiàn)等效的物理柵長為0.34nm。通過在石墨烯表面沉積金屬鋁并自然氧化的方式，完成了對石墨烯垂直方向電場的屏蔽。再使用原子層沉積的二氧化鉿作為柵極介質(zhì)、化學(xué)氣相沉積的單層二維二硫化鉬薄膜作為溝道。具體器件結(jié)構(gòu)、工藝流程、完成實物圖如下所示：

圖3 亞1納米柵長晶體管器件工藝流程，示意圖，表征圖以及實物圖

研究發(fā)現(xiàn)，由于單層二維二硫化鉬薄膜相較于體硅材料具有更大的有效電子質(zhì)量和更低的介電常數(shù)，在超窄亞1納米物理柵長控制下，晶體管能有效的開啟、關(guān)閉，其關(guān)態(tài)電流在pA量級，開關(guān)比可達(dá)105，亞閾值擺幅約117mV/dec。大量、多組實驗測試數(shù)據(jù)結(jié)果也驗證了該結(jié)構(gòu)下的大規(guī)模應(yīng)用潛力。基于工藝計算機輔助設(shè)計（TCAD）的仿真結(jié)果進一步表明了石墨烯邊緣電場對垂直二硫化鉬溝道的有效調(diào)控，預(yù)測了在同時縮短溝道長度條件下，晶體管的電學(xué)性能情況。這項工作推動了摩爾定律進一步發(fā)展到亞1納米級別，同時為二維薄膜在未來集成電路的應(yīng)用提供了參考依據(jù)。

圖4 統(tǒng)計目前工業(yè)界和學(xué)術(shù)界晶體管柵極長度微縮的發(fā)展情況，本工作率先達(dá)到了亞1納米

上述相關(guān)成果以”具有亞1納米柵極長度的垂直硫化鉬晶體管”（Vertical MoS2 transistors with sub-1-nm gate lengths）為題，于3月10日在線發(fā)表在國際頂級學(xué)術(shù)期刊《自然》（Nature）上。

論文鏈接：https://www.nature.com/articles/s41586-021-04323-3

來源：清華新聞網(wǎng)

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