聯(lián)華電子與全球電子設計創(chuàng)新領導廠商益華計算機(Cadence Design Systems, Inc.)于2月1日共同宣布以Cadence Integrity? 3D-IC平臺為核心的3D-IC參考流程，已通過聯(lián)電芯片堆棧技術認證，助力產(chǎn)業(yè)加快上市時間。
聯(lián)電的混合鍵合解決方案已準備就緒，可整合廣泛、跨制程的技術，支持邊緣人工智能(AI)、圖像處理和無線通信等終端應用的開發(fā)。雙方此次在晶圓對晶圓堆棧技術上的合作，采用聯(lián)電40奈米低功耗(40LP)制程，以Cadence Integrity 3D-IC平臺驗證了該設計流程中的關鍵3D-IC功能，包括系統(tǒng)規(guī)劃和智能凸塊(bump)的創(chuàng)建。Cadence的Integrity 3D-IC平臺為業(yè)界首創(chuàng)的全面3D-IC解決方案，可將系統(tǒng)規(guī)劃、芯片與封裝實現(xiàn)以及系統(tǒng)分析整合在單一平臺上。
聯(lián)電組件技術開發(fā)及設計支持副總經(jīng)理鄭子銘表示：“過去一年，我們的客戶在不犧牲設計面積或增加成本的情況下，尋求設計效能的提升方法，讓業(yè)界對3D-IC解決方案的興趣大為提升。成本效益和設計可靠度的提升是聯(lián)電混合鍵合技術的兩大主軸，同時也是此次與Cadence合作所創(chuàng)造的成果與優(yōu)勢，未來將可讓共同客戶享受3D設計架構所帶來的優(yōu)勢，同時大幅減省設計整合所需時間?！?/section>
Cadence數(shù)字與簽核事業(yè)群研發(fā)副總裁Don Chan表示：“隨著物聯(lián)網(wǎng)、人工智能和5G應用的設計復雜性不斷增加，晶圓對晶圓堆棧技術的自動化對芯片設計工程師來說日益重要。Cadence 3D-IC設計流程及Integrity 3D-IC平臺已經(jīng)優(yōu)化，結合聯(lián)電的混合鍵合技術，為客戶提供全面的設計、驗證和實現(xiàn)解決方案，讓客戶能自信地創(chuàng)建和驗證創(chuàng)新的3D-IC設計，同時加快上市時間。”
此參考流程以Cadence Integrity 3D-IC平臺為核心，建立在高容量、多技術分層的數(shù)據(jù)庫上。該平臺可針對完整3D設計項目，將設計規(guī)劃、實現(xiàn)和系統(tǒng)分析，統(tǒng)整在一個管理平臺中。在設計初期，即可針對3D堆棧中的多個小芯片一并進行熱完整性、功耗和靜態(tài)時序設計和分析。參考流程還支持系統(tǒng)層級、針對連接精確度的布局驗證(LVS)檢查、針對覆蓋占比和對齊度檢查的電氣規(guī)則檢查(ERC)，以及針對3D堆棧芯片設計結構中熱分布的熱分析。
除了Integrity 3D-IC平臺，Cadence 3D-IC流程還包括Innovus?實現(xiàn)系統(tǒng)、Quantus?萃取解決方案、Tempus?時序簽核解決方案、Pegasus?驗證系統(tǒng)、Voltus? IC電源完整性解決方案，以及用于系統(tǒng)分析的Celsius?熱求解器。
原文始發(fā)于微信公眾號（艾邦半導體網(wǎng)）：聯(lián)華電子與Cadence共同開發(fā)3D-IC混合鍵合(hybrid-bonding)參考流程
